芯片驗(yàn)證是什么？

 

    芯片設(shè)計(jì)可以劃分為前端（邏輯設(shè)計(jì)）與后端（物理設(shè)計(jì)），驗(yàn)證環(huán)節(jié)則是個(gè)特殊的存在，就像一條支線，相對(duì)獨(dú)立但與需求定義到綜合到物理實(shí)現(xiàn)的這個(gè)過(guò)程又是并行的，貫穿著芯片設(shè)計(jì)流程的始末。而驗(yàn)證存在的意義在于不斷地給設(shè)計(jì)或者實(shí)現(xiàn)過(guò)程提供迭代的關(guān)鍵意見(jiàn)，即驗(yàn)證過(guò)程中發(fā)現(xiàn)的性能不滿足、設(shè)計(jì)代碼功能bug、整芯片集成錯(cuò)誤等問(wèn)題。

 

    隨著進(jìn)度的推進(jìn)，一顆芯片表現(xiàn)形式會(huì)發(fā)生變化，它從RTL代碼轉(zhuǎn)換為各種網(wǎng)表，再到最后的版圖。在這個(gè)過(guò)程中，驗(yàn)證可以分為前仿真（基于RTL代碼）和后仿真（基于門(mén)級(jí)網(wǎng)表）。而大部分設(shè)計(jì)問(wèn)題都應(yīng)該會(huì)在前仿真的時(shí)候就暴露出來(lái)，畢竟越到后面設(shè)計(jì)的迭代成本越高，風(fēng)險(xiǎn)也會(huì)越大。

 

    為什么要驗(yàn)證？

 

    時(shí)間與成本

 

    目前先進(jìn)工藝的芯片設(shè)計(jì)環(huán)節(jié)成本及其高昂，從千萬(wàn)美元級(jí)到億美元不等，在芯片設(shè)計(jì)過(guò)程中的筆誤或者設(shè)計(jì)bug至少有上千個(gè)，開(kāi)發(fā)者甚至連做夢(mèng)都擔(dān)心芯片變成石頭。一款成功的產(chǎn)品是需要在正確的時(shí)間投放市場(chǎng)，如果由于芯片的延期而錯(cuò)過(guò)最佳投放市場(chǎng)的時(shí)間，或者不幸要重新投片，那么這就是一個(gè)氪金的故事，對(duì)于商業(yè)公司所帶來(lái)的損失是不可接受的。因此，先進(jìn)工藝的芯片設(shè)計(jì)成本高昂，在流片之前通過(guò)驗(yàn)證活動(dòng)發(fā)現(xiàn)所有的設(shè)計(jì)缺陷和錯(cuò)誤是非常重要的，畢竟沒(méi)有流片的保險(xiǎn)可以買。

 

    質(zhì)量與安全

 

    芯片的質(zhì)量有很大程度上依賴于驗(yàn)證，當(dāng)然制造工藝也很關(guān)鍵。為了縮短芯片的上市時(shí)間，節(jié)約開(kāi)發(fā)成本，SoC（系統(tǒng)級(jí)芯片，SystemonChip）這一將微處理器、模擬IP核、數(shù)字IP核和存儲(chǔ)器(或片外存儲(chǔ)控制接口)等多家IP核集成在單一芯片上的形式成為了主流。隨著5G、AI等眾多應(yīng)用的不斷涌現(xiàn)，芯片功能復(fù)雜度爆發(fā)式增長(zhǎng)，不同的芯片更需適配不同的應(yīng)用場(chǎng)景。比質(zhì)量更重要的是芯片的安全性、可靠性，當(dāng)芯片、系統(tǒng)和軟件環(huán)境融合在一起，無(wú)數(shù)的“應(yīng)用模式”都需要從安全角度進(jìn)行充分的驗(yàn)證。隨著系統(tǒng)集成度的提高，系統(tǒng)自身的復(fù)雜性也在隨之增加，而系統(tǒng)復(fù)雜度的提高對(duì)于功能驗(yàn)證的要求是首當(dāng)其沖的——以智能汽車使用的自動(dòng)駕駛芯片為例，它的復(fù)雜程度并不低于一架小型飛機(jī)，汽車行業(yè)要求系統(tǒng)能夠準(zhǔn)確運(yùn)行以避免危險(xiǎn)情況的發(fā)生，并能夠?qū)崟r(shí)監(jiān)測(cè)和管理故障。

 

    如何進(jìn)行驗(yàn)證？

 

    驗(yàn)證的直觀反饋是需要仰賴驗(yàn)證工具的，利用工具找出BUG，你猜對(duì)了，是EDA沒(méi)錯(cuò)。

 

    數(shù)字電路的驗(yàn)證隨著集成電路設(shè)計(jì)與制造的發(fā)展逐漸細(xì)化，形成龐大的技能樹(shù)中的一個(gè)重要分支，其包含系統(tǒng)級(jí)驗(yàn)證、硬件邏輯功能驗(yàn)證、混合信號(hào)驗(yàn)證、軟件功能驗(yàn)證、物理層驗(yàn)證、時(shí)序驗(yàn)證等等。

 

    目前驗(yàn)證方式主要有動(dòng)態(tài)仿真（DynamicSimulation）、虛擬原型/硬件加速（PrototypingandEmulation）和形式化驗(yàn)證（FormalVerification）等。今天主要介紹已然成為新剛需的兩種驗(yàn)證工具。

 

    硬件仿真

 

    硬件仿真其實(shí)由來(lái)已久，它給設(shè)計(jì)人員在流片前提供了一種更為準(zhǔn)確的電路行為描述，因?yàn)橛布抡媸峭ㄟ^(guò)真實(shí)的電路和邏輯來(lái)實(shí)現(xiàn)設(shè)計(jì)。硬件仿真始于20世紀(jì)80年代末，在20世紀(jì)90年代末盛行，當(dāng)時(shí)主要是通過(guò)商業(yè)FPGA進(jìn)行實(shí)現(xiàn)，用于驗(yàn)證需要較長(zhǎng)測(cè)試周期的處理器和圖形設(shè)計(jì)。它們也遇到諸如電路建模難度高以及可靠性低等各種問(wèn)題。其成本也較為高昂，并且作為單用戶資源，其投資回報(bào)較低。然而，硬件仿真器的出色執(zhí)行速度仍使其成為長(zhǎng)處理周期的必要工具。

 

    1980年代，所有早期的硬件仿真器都是由大量商用FPGA構(gòu)建而成的，這些FPGA通常成千上萬(wàn)，并大量安裝在大型板上被裝在大機(jī)柜中，并通過(guò)復(fù)雜的FPGA背板互連，通過(guò)大量電纜插入目標(biāo)系統(tǒng)來(lái)實(shí)現(xiàn)對(duì)仿真器的輸入/輸出，這種部署方案被稱為ICE（In-circuit-emulation），這一方式繁瑣不可靠，且相當(dāng)耗時(shí)，業(yè)界因此發(fā)明了仿真時(shí)間（TTE）一詞，以表達(dá)并衡量將設(shè)計(jì)輸入到編譯器與仿真器后所花費(fèi)的部署時(shí)間；導(dǎo)致其無(wú)法被推廣的原因還有高擁有成本，以及由于設(shè)備可靠性不佳，需要一批經(jīng)驗(yàn)豐富的應(yīng)用工程師來(lái)支持其部署。

 

    仿真先驅(qū)Quickturn在90年代與IBM合作，引入新技術(shù)以解決其調(diào)試功能差、部署和編譯時(shí)間長(zhǎng)、性能無(wú)法隨著設(shè)計(jì)規(guī)模線性擴(kuò)展等缺點(diǎn)；1999年，由中國(guó)人于硅谷所創(chuàng)辦的Axis推出能將設(shè)計(jì)從仿真器交換到專有仿真器以做調(diào)試的加速器；2000年，四名法國(guó)工程師創(chuàng)辦了EVE（EmulationVerificationEngineering）并推出了一款名為ZebuforZero-Bugs的模擬器。

 

    發(fā)展到2000年左右，通過(guò)基于定制ASIC的新體系結(jié)構(gòu)，硬件仿真器得到了顯著改善，支持軟件改進(jìn)，支持Verilog和VDHL語(yǔ)言，并設(shè)計(jì)了新的部署模式，客戶群擴(kuò)展到了處理器和圖形的市場(chǎng)之外，在多機(jī)箱配置下總?cè)萘磕軘U(kuò)展到1億門(mén)，接近1MHz的仿真速度。

 

    如今，隨著芯片集成度提高，SoC逐漸成為常態(tài)，到2015年左右，設(shè)計(jì)已經(jīng)達(dá)到十億門(mén)的規(guī)模，硬件仿真已成為所有驗(yàn)證策略的基礎(chǔ)、SoC設(shè)計(jì)中必備的工具。在這段期間經(jīng)過(guò)多次并購(gòu)整合，我們也于2012年收購(gòu)了EVE并在兩年后推出了基于XilinxVirtex-7FPGA的ZeBu-Server3。

 

    FPGA原型驗(yàn)證

 

    早期開(kāi)發(fā)者想驗(yàn)證其設(shè)計(jì)，只有等待極其漫長(zhǎng)的模擬結(jié)果，或是等待流片成果，而一旦結(jié)果不如預(yù)期，不管是再次模擬或是二次流片，都將產(chǎn)生極高的成本。因此，當(dāng)Xilinx和Altera推出可重新編程門(mén)陣列（FPGA）時(shí)，開(kāi)發(fā)者通過(guò)用FPGA板拼湊出有效的流程來(lái)對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，這一比流片便宜、比仿真要快的方式成為開(kāi)發(fā)者選擇的第三種方式。

 

    FPGA作為一種特殊的存在，由電路進(jìn)行編程，可以通過(guò)軟件手段更改、配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定設(shè)計(jì)功能。這一內(nèi)部電路可重構(gòu)的特點(diǎn)幾乎可以完全映射芯片的邏輯設(shè)計(jì)。那么重構(gòu)的特點(diǎn)意味著需要開(kāi)發(fā)者在此過(guò)程中對(duì)設(shè)計(jì)進(jìn)行分區(qū)，而FPGA上有更多的信號(hào)在各個(gè)分區(qū)之間傳輸，需要對(duì)引腳進(jìn)行多路復(fù)用，門(mén)的數(shù)量呈平方增長(zhǎng)，而引腳的數(shù)量呈線性增長(zhǎng)，這意味著每個(gè)引腳有數(shù)千個(gè)門(mén)，這一方法要求工程師具備大量設(shè)計(jì)及FPGA的知識(shí)，以及對(duì)FPGA工具流程的熟悉。

 

    因此，2000年，一家創(chuàng)立于瑞典的公司HardiElectronics正式推出一款基于FPGA的原型系統(tǒng)HAPS，HAPS可以通過(guò)多種方式快速組裝ASIC原型系統(tǒng)，為客戶在關(guān)鍵驗(yàn)證階段節(jié)省數(shù)月的時(shí)間。2007年，Synplicity以2400萬(wàn)美元的金額收購(gòu)了這家公司，而我們?cè)?008年以2.27億美元收購(gòu)了Synplicity，HAPS經(jīng)歷幾代后發(fā)展至HAPS-80，至今仍是業(yè)界最快的原型驗(yàn)證加速平臺(tái)。

 

    目前ASIC的設(shè)計(jì)變得越來(lái)越大，越來(lái)越復(fù)雜，單片F(xiàn)PGA已不能滿足原型驗(yàn)證要求，多片F(xiàn)PGA驗(yàn)證應(yīng)運(yùn)而生。

 

    RTL邏輯的分割、多片F(xiàn)PGA之間的互聯(lián)拓?fù)浣Y(jié)構(gòu)、I/O分配、高速接口都對(duì)應(yīng)用FPGA原型驗(yàn)證的芯片開(kāi)發(fā)者提出了更高的要求也帶來(lái)了前所未有的挑戰(zhàn)。

 

    所以是時(shí)候好好曬一下寶藏HAPS原型驗(yàn)證解決方案了。

 

    擔(dān)心Partition？HAPS原型驗(yàn)證解決方案，具有獨(dú)一無(wú)二的自動(dòng)可干預(yù)分割功能并對(duì)應(yīng)設(shè)計(jì)了自動(dòng)可干預(yù)分割功能，同時(shí)提供系統(tǒng)級(jí)跨FPGA的時(shí)序分析工具，為HSTDMIP、纜線和I/O提供時(shí)序模型，以方便地處理TDM路徑上的多個(gè)約束，為多FPGA的設(shè)計(jì)提供了優(yōu)化且可靠的時(shí)序，保證了平臺(tái)的高速性能和穩(wěn)定性。

 

    迭代方面也可以交給HAPS，基于HAPS原型驗(yàn)證解決方案，在對(duì)設(shè)計(jì)進(jìn)行分割和時(shí)序優(yōu)化的同時(shí)，也充分考慮到后續(xù)FPGA布局布線的挑戰(zhàn)，在綜合時(shí)，HAPS采用獨(dú)特的技術(shù)，增強(qiáng)和優(yōu)化單FPGA的綜合結(jié)果，可以有效的減少后期Vivado布局布線的時(shí)間，并結(jié)合多核多進(jìn)程綜合等技術(shù)，有效減少各個(gè)環(huán)節(jié)的時(shí)間，加快迭代速度。

 

    接口方案也順便科普一下吧，HAPS原型驗(yàn)證解決方案設(shè)計(jì)了多種靈活的接口方案，提供豐富的外部子卡集合，降速橋方案；還和業(yè)界伙伴通過(guò)HAPSConnectProgram，為使用者提供了更廣泛的擴(kuò)展空間。

 

    觀測(cè)性也什么不是問(wèn)題，HAPS原型驗(yàn)證平臺(tái)提供了多種靈活的調(diào)試手段。DTD(深度跟蹤調(diào)試)功能，為用戶提供了多FPGA實(shí)時(shí)速度的RTL級(jí)別信號(hào)聯(lián)合波形調(diào)試，可以觀測(cè)上千信號(hào)秒級(jí)的波形，進(jìn)一步結(jié)合Verdi/Siloti的關(guān)鍵信號(hào)提取功能，可顯著的擴(kuò)大信號(hào)觀測(cè)的范圍。GSV是另外一個(gè)被用戶廣泛采用的調(diào)試功能，它可以提供設(shè)計(jì)內(nèi)部所有寄存器的快照，在多種實(shí)際調(diào)試場(chǎng)景有效的幫助軟硬件團(tuán)隊(duì)分析定位系統(tǒng)問(wèn)題。

 

    顯而易見(jiàn)，HAPS原型驗(yàn)證解決方案，在全面性，成熟度，和對(duì)大規(guī)模設(shè)計(jì)的支持上，都占有絕對(duì)明顯的優(yōu)勢(shì)。

 

    終極總結(jié)，納米級(jí)的旅程，一顆芯片要“走”至少兩年，不僅要經(jīng)過(guò)無(wú)數(shù)道工序的“千錘百煉”，更是涉及到高昂的研發(fā)成本、流片成本，這使得芯片設(shè)計(jì)的每個(gè)環(huán)節(jié)都不容許出現(xiàn)絲毫差錯(cuò)。而驗(yàn)證是保證芯片一次成功的關(guān)鍵基石，HAPS，你絕對(duì)值得擁有。

 

    至此，芯片驗(yàn)證的科普就到這了，其實(shí)如果沒(méi)有時(shí)間與資源的限制，大規(guī)模芯片的驗(yàn)證工作是可以一直做下去的，直到天荒地老海枯石爛。所以現(xiàn)在我要去發(fā)現(xiàn)Bug，發(fā)現(xiàn)所有的Bug，證明沒(méi)有Bug了。